Modulnummer

Modulbezeichnung

Titel (englisch)

Pflicht/Wahl

Erklärung

CP

Berechnung des Workloads

Turnus

Dauer

Form

Prüfung

Anforderungen

Lernziele

• Abläufe im Schaltkreisentwurf erklären können
• Methoden zur Validierung von Entwürfen unterscheiden und bewerten können
• Methoden und Algorithmen zur formalen Verifikation von Entwürfen verstehen und an Beispielen erläutern können
• Probleme der Qualitätssicherung beim Systementwurf analysieren können
• Aufgaben und Beispiele in den wöchentlichen Tutorien eigenständig präsentieren können

Lerninhalte

1. Entwurfsablauf
2. Hardware-Beschreibung durch VHDL
3. Verifikation
4. Formale Methoden
5. Graphenbasierte Funktionsdarstellung
6. Äquivalenzvergleich
7. Modellprüfung

Aus der Übersicht lässt sich erkennen, dass ein überwiegender Teil der Vorlesung theoretisch/methodische Grundlagen behandelt. Insbesondere werden folgende theoretisch/methodischen Grundlagen im Zusammenhang dieser Inhalte behandelt:

• Boolesche Funktionen und Boolesche Algebra
• Datenstrukturen zur effizienten Repräsentation Boolescher Funktionen
• effiziente Algorithmen zur Manipulation Boolescher Funktionen
• Überführung von Systemen in automatentheoretische Modelle
• Temporallogiken zur Beschreibung von Eigenschaften für die Modellprüfung
• Erreichbarkeitsanalyse und Fixpunktiterationen in großen Zustandsräumen
• Komplexitätstheoretische Betrachtung der Algorithmen

Quellen

• G. Hachtel, F. Somenzi, Logic Synthesis and Verification Algorithms, Kluwer Academic Publishers, 1996
• K.L. McMillan: Symbolic Model Checking, Kluwer Academic Publishers, 1993

Sprache

Bemerkung

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